高速DC/DCコンバータのスイッチノードで発生するリンギングの抑制 Part 4/4
従来から行われてきたスナバやゲート抵抗によるリンギングの抑制は損失を増加させてしまうので、スイッチング周波数の上昇による効率低下を更に加速してしまいます。ではこれ以外にリンギングの発生を抑える方法はあるのでしょうか。まずはリンギングが発生する原因からその対策を考察して、リンギングの発生自体を低減させる事により損失を増加させないでリンギングを低減させる手法を紹介します。
リンギングの発生原因と発生自体を元から断てないか
リンギングの発生原因は高速のスイッチ動作により入力電流が高速に変動する事がトリガーとなり、DC/DCコンバータの入力コンデンサの持つESL、基板の配線の持つL成分、FETのデバイス内部の配線の持つＬ成分とFETやダイオードの持つ容量によるLC共振により発生します。DC/DCコンバータではハイサイドのスイッチは出力している電流を高速にON/OFFしています。出力電流が10Aの場合は10Aの電流をスイッチしている事になります。しかし、実際のスイッチングではこれよりはるかに大きな電流変動が短時間の間に発生しています。
ハイサイドがターンONした時にはFETに流れる電流は出力電流まで増加した後、図10に示すように寄生ダイオードのリカバリ電流が流れ、その後ロウサイドMOS FETのソース・ドレイン間容量（Coss）に対する高速充電が行われた結果、スイッチノードの電圧はVinまで上昇します。しかしここまでの動作で入力コンデンサから非常に大きな高速パルス電流が流れており、この電流により入力のループの持つインダクタンスには大きなエネルギーが蓄積されています。スイッチノードの電圧がVinに達すると必要な電流は負荷電流だけとなるので、入力ループに流れている電流は過剰となります。この過剰電流によりループのインダクタンスが保持するエネルギーによる昇圧動作が発生し、スイッチノードの電圧はオーバーシュートを発生します。
リンギングの減少には過剰な電流を減少させる必要があります。寄生ダイオードに流れるリカバリ電流を減少させるには、同期整流のデッドタイムの間にロウサイドに流している電流を、並列にショットキーバリアダイオードを追加してショットキーダイオードに電流を流す事により高速のリカバリを可能とする方法が有ります。しかし、大容量のショットキーバリアダイオードは高価となりますし、スイッチノードの電圧が上昇する時にはFETのCossにショットキーバリアダイオードの逆バイアス容量が加算されるので容量は増加してしまいます。リカバリ電流は減少しますが電圧上昇時の容量への充電電流は増加しますので、相殺されてしまい部品を追加した効果が無い事があります。
ハイサイドターンON時に入力ループで発生する電流スパイクエネルギーはループを構成するインダクタに蓄積され、その後ループの持つコンデンサとの間でLC共振を起こしてリンギングを作ります。ループに流れる電流がいくら大きくてもインダクタンスが小さければエネルギーの蓄積は小さくなり、発生する共振も小さくなります。物理的な配線と電流が流れるループが存在する以上インダクタンスを０には出来ないのでリンギングを無くす事は出来ません。しかし、入力ループを構成する、入力コンデンサ、配線、FETの持つインダクタンスを最小化させ、リンギングが発生するエネルギー源となるインダクタの保持エネルギー量を出来るだけ小さくして、リンギングの発生自体をできるだけ小さくする為にインダクタンス成分を少しでも小さくする、というのが対策方法となります。
入力コンデンサの選択
多くの場合、入力のループでもっとも大きなインダクタンスを持つ部品は入力コンデンサです。出力コンデンサがリップル電圧や位相補償に対するESRの要求など、コンデンサの特性に対する設計要求が厳しかったのに比べ、入力コンデンサは入力のラインインピーダンスのキャンセル用と言う認識しか無く、特性に対する配慮があまり払われていませんでした。このため、電解コンデンサなどの高耐圧、大容量だが、高ESL, 高ESRの製品が低速スイッチングだった時から長年の使用実績があり、現在でも継続して使用されています。しかし、高速スイッチングの時代となり、入力ループの持つインダクタンスが主要因となる高周波リンギング発生の問題が大きくなっている現在では、入力コンデンサのもつESLにより発生する問題を避けては通れません。
小型セラミックコンデンサの並列使用による入力コンデンサの低 ESL 化
電解コンデンサのESLが問題となるのですが、入力電圧の高い降圧コンバータでは高耐圧のコンデンサが必要で、ハイサイドスイッチでチョップされたパルス電流を平滑するために大容量である事も必要となります。セラミックコンデンサは年々小型化と大容量化が進んでいます。サイズが小さくなるという事は電極の持つ配線長も短くなるので電極の持つL成分が減少しますので入力ループのインダクタンス成分を小さくする事が出来ます。しかし小型で高耐圧かつ大容量の製品はないので入力コンデンサを全てセラミックコンセンサで置き換えてしまう訳にはいきません。この対策として、図11の様に電解コンデンサなどによる大容量コンデンサと並列に小容量の小型セラミックコンデンサをスイッチ近傍にスイッチへの最短距離に配置します。小型セラミックコンデンサの容量は小さく、蓄積されている電荷は少ないですが、ESLは非常に小さくなります。入力コンデンサからハイサイドスイッチに流れ出す電流は10nsec前後の時間で高速に変動します。ハイサイドスイッチがターンONに遷移する短時間の急変時の電流だけを小型セラコンから供給し、ハイサイドスイッチがONしてからのインダクタ電流は大容量コンデンサから供給するようにします。供給電流の変化速度に応じた役割分担により、電流急変時には低インダクタンスの小型セラコンから瞬間給電する事により入力ループを低インダクタンス化する事ができ、共振エネルギーの蓄積を低減することができます。並列に挿入するセラコンの容量は小さい方がESLも小さくなるのでループのインダクタンスは小さくなります。しかし容量が小さいと蓄積されている電荷量も少ないので、ターン期間中に必要な電流を賄えないと残りを大容量のコンデンサから供給を開始してしまうので小さすぎても効果が無くなります。負荷電流やスイッチのターンON速度によりますが、1000PFから0.1uFの範囲の容量からリンギングが最小となる値を選択します。
FET やパターン配線の持つインダクタンス
同期整流方式の降圧コンバータでは入力ループは入力コンデンサとハイサイド、ロウサイドの2個のFETとそれらの部品を結ぶ配線で構成されています。入力のループでコンデンサの次にインダクタンス成分を持っている部品はFETという事になります。FETの持つインダクタンスはチップと基板を接続するための配線部分によるもので、ピン自体とピンとシリコンチップを接続しているボンディング・ワイヤによる配線の持つインダクタンスとなります。FET内部のシリコンチップは放熱板を兼ねた金属板に実装され、各ピンへの配線は細い金の電線によるボンディング・ワイヤで結線され、エポキシ樹脂で封止成型されています。大電流用のFETでは図12の様に配線抵抗低減のために複数本のボンディング・ワイヤが使用されています。しかし、細いワイヤの持つインダクタンス成分により共振回路のL成分の一部を構成してしまい、リンギングのエネルギー源となってしまいます。
入力ループのインダクタンスは入力コンデンサとFETだけではなく、図13に示すように各部品を接続する基板の銅箔によるパターンも電線としてのインダクタンスを持つことに成ります。また、パターンの配線長も含めた基板上での物理的な1ターンのループ長自体がインダクタンスとなります。この為に入力コンデンサと2個のFET（ダイオード整流の場合は1個のFETとダイオード）の構成するループ長とループ面積が最少となるような部品配置で基板設計を行う必要があります。パターン配線の持つインダクタンスはパターンの長さが長いほど大きくなりますが、幅が広くなると小さくなります。出来るだけ短くて幅の広いパターンを使用して部品間を接続する様にします。
FETの内部構造の改善、ボンディング・ワイヤからメタルクリップへ
基板の配線パターンを幾ら太く短く作っても入力コンデンサと同じように、使用している部品の内部にインダクタンスがあるとループの総インダクタンスを低下させるには限界があります。そこでFET自身の持つインダクタンスを低減させる為に、細いワイヤによる接続から、図14の様に銅合金で作ったクリップと呼ばれる金属板による配線を使用した製品も作られています。板による配線により部品内部の配線が持つインダクタンスを大幅に減少させる事が可能となり、リンギングの発生の低減に大きな効果が有ります。
入力ループの更なる低インダクタンス化とループ面積の最小化
Texas Instruments（以下TI）のパワーブロックはTIのNexFETシリーズの高FOM特性のFETを2個積み重ねて作られた同期整流方式降圧コンバータ専用のFETチップセット製品です。ラテラル構造のNexFETのソースを下面電極にすることに依る高放熱特性、そして2チップを積み重ねた構造にする事によりチップ間を面で接合する事による低インダクタンス化、そして最適な基板設計が可能となるピン配置により、高速降圧DC/DCコンバータ専用のFETモジュールとして設計されました。
図15はこの製品を横から見たX線写真と等価回路です。黒い所が銅電極によるクリップで電極に挟まれた半透明の部分がシリコンのFETです。下から、ロウサイドFETのソースとなる下面電極（PGND）、ロウサイドFET、スイッチノード電極(Vsw)、ハイサイドFET、ハイサイドFETのドレイン電極（Vin）となっています。
高Vinから低Voutへの降圧コンバータ用に特化した設計とし、ハイサイドは低コストと低スイッチング損の為に小さなFETを使用してその分ロウサイドを大きくした設計となっています。 ロウサイドで発生した熱はグランドに直接接続されたソースの下面電極から基板に効率よく放熱されます。ハイサイドのチップは温度が上昇するロウサイドチップの上にマウントされているので放熱が悪そうに見えますが、熱伝導度の良いシリコンをやはり熱伝導度の良い銅と積層されている構造により2個のFETは熱的には一体化しており、ハイサイドの熱拡散の障害にはなっていません。この構造とする事により、ハイサイドとロウサイド間の接続は電線や板ではなく、面で接合されるのでインダクタ成分は０と言って良いほど低インダクタンスで接合されており、ロウサイドのソースも下面から直接GNDパターンに面で接合されるので上部電極のVinから下部電極のGND間のインダクタンスを最小とする事が出来ます。
このパッケージのピン配置は図16の様になっており、降圧コンバータのレイアウト用に最適化されたVin、SWノード、GNDのピン配置となっており、基板設計時の周辺部品まで含めた部品レイアウトを容易にし、入力ループの持つインダクタンス成分を最小とする基板設計が可能となっています。このFETはラテラル構造により、低いVTとゲート容量を可能としており、高いFOM特性と低インダクタンスにより、高効率な高速スイッチング電源の要求に対応しています。
ハイサイドFETとロウサイドFETが積み重ねた構造ではハイサイドFETの放熱を心配されるお客様が多い事から、2チップを並列配置した“パワーブロックII”も作られました。ラテラル構造のFETはチップ下面をソースにもドレインにも出来る為に図17の構成により、SWノード部分を金属の板で接合して低インダクタンス化し、VinとGNDは基板に直接面で半田付けできる構造と配列として、入力コンデンサとインダクタへの接合部分のアートワークを容易に低インダクタンス設計ができ、かつハイサイドもロウサイドも低熱抵抗で基板と熱結合が可能となっています。
高速スイッチング電源では、スイッチ損の増加による効率低下を軽減する為に、低入出力容量のFETの使用と高速なターンON/OFFの設計が求められており、これを実現するには低インダクタンス部品の選定と、1mmの距離も考慮する、スイッチング周波数の100倍の速度をイメージした高周波回路用の基板のデザイン設計を行う必要が有ります。
Part 4/4